DIY 8-kanalni analogni monitor maksimalnog/minimalnog napona: 13 koraka

2025 Autor: John Day | [email protected]. Zadnja promjena: 2025-01-13 06:57

Upravljački sustavi i povezani uređaji bave se višestrukim izvorima napajanja, kao što su vodovi pristranosti ili baterije, i moraju pratiti najvišu (ili najnižu) liniju u danom skupu.

Na primjer, prebacivanje opterećenja u sustavu s više baterija zahtijeva da sustav nadzire minimalni ili maksimalni napon među nizom baterija (maks. Ili min. Kao funkcija određenog algoritma prebacivanja) i dinamički usmjerava opterećenje na najprikladniji izvor u stvarnom vremenu. Alternativno, sustav će možda morati privremeno isključiti bateriju s najnižim naponom radi pravilnog punjenja.

Drugi primjer je moderni solarni sustav napajanja, gdje je svaka solarna ploča opremljena mehanizmom nagiba i solarnim krugom za praćenje (potonji daje informacije o položaju Sunca za orijentaciju ploče). Uz podatke o maksimalnom naponu, svaki položaj solarne ploče može se fino podesiti na temelju ploče niza koja zapravo daje najveći izlazni napon, čime se postiže vrhunska razina optimizacije snage.

Postoji nekoliko različitih marki komercijalnih IC -a (uglavnom mikrokontrolera) koji u načelu mogu implementirati sljedbenik maksimalnog napona. Međutim, zahtijevaju programiranje i manje su isplativi od rješenja s mješovitim signalom. Dopuna Dialog GreenPAKTM dizajna može pozitivno utjecati na pristupačnost, veličinu i modularnost dizajna. Ovaj dizajn koristi prednosti integriranja analognih i digitalnih sklopova u jedan čip.

U ovom Instructable-u implementiran je analogni prednji kraj i digitalna logika potrebna za implementaciju uređaja za pronalaženje maksimalnog (ili eventualno minimalnog) napona među osam različitih izvora.

Za implementaciju 8-kanalnog analognog monitora maksimalnog/min napona koristi se SLG46620G.

U nastavku smo opisali korake potrebne za razumijevanje načina na koji je rješenje programirano za stvaranje 8-kanalnog analognog monitora maksimalnog/min napona. Međutim, ako samo želite dobiti rezultat programiranja, preuzmite GreenPAK softver kako biste vidjeli već dovršenu datoteku za dizajn GreenPAK. Priključite GreenPAK Development Kit na svoje računalo i hit program za stvaranje 8-kanalnog analognog monitora maksimalnog/min napona.

Korak 1: Blok dijagram

Na slici 1 prikazan je globalni dijagram implementiranog sustava.

Niz do 8 izvora promjenjivog napona je multipleksiran i povezan s GreenPAK -ovim ADC modulom spojenim na prilagođeni unutarnji dizajn koji može odabrati izvor s najvećim naponom u odnosu na ostale. Interna logika šalje ove informacije za prikaz ili daljnju obradu.

Dizajn se temelji na proizvodu GreenPAK SLG46620G jer ugrađuje sve potrebne analogne i digitalne građevne blokove za primjenu. U ovoj implementaciji niz se skenira pomoću ADG508 analognog multipleksera izravno pogonjenog GreenPAK IC -om.

Izlazna informacija je 3-bitni digitalni broj koji odgovara broju izvora napona pri maksimalnom naponu. Izravni način za dobivanje ovih informacija je prikazivanje broja putem 7-segmentnog zaslona. To se lako može postići povezivanjem digitalnog izlaza SLG46620G sa 7-segmentnim upravljačkim programom zaslona, kao što je rješenje GreenPAK opisano u Referencama ili s uobičajenim 74LS47 IC-om.

Predstavljeni krug traži maksimalni napon. Za pretvaranje dizajna u tražilicu minimalnog napona, potrebno je dodati jednostavan krug predkondicioniranja između analognog multipleksera i GreenPAK analognog ulaza, oduzimajući izlaz multipleksera od referentnog napona od 1 V.

Korak 2: Načelo rada

Dizajn ima za cilj odabrati izvor s maksimalnim naponom, stoga se skeniranje vrši na cijelom nizu uz pohranu posljednje maksimalne vrijednosti i usporedbu sa sljedećom vrijednošću na ulazu (koja pripada sljedećem izvoru napona u skeniranju).

U nastavku ćemo se pozivati na potpuni niz multipleksiranja duž svih ulaza kao "skeniranje" ili "petlja".

Usporedba dviju vrijednosti ne postiže se pomoću komponenti ACMP (međutim, dostupnih u SLG46620G), već pomoću DCMP modula, nakon što se vrijednosti digitaliziraju. Ovo je napredna i profinjena tehnika koja se prvi put obratila u Referenci.

Slika 2 prikazuje kako je SLG46620G strukturiran za ovaj dizajn.

Analogni ulazni signal ide na ADC ulaz kroz PGA komponentu sa postavljenim pojačanjem 1. Različite postavke pojačanja također su moguće pronaći najbolje usklađivanje s elektronikom kondicioniranja na prednjoj strani koja je namijenjena preslikavanju ulaznih napona na 0-1 V raspon GreenPAK ADC modula.

ADC radi u jednokrakom načinu rada i pretvara analogni signal u 8-bitni digitalni kod, koji se zatim prenosi u DCMP modul. Digitalni kod također se unosi u SPI blok, konfiguriran kao ADC/FSM međuspremnik, gdje se digitalni kod može pohraniti i neće se mijenjati sve dok sljedeći impuls ne dođe na ulaz SPI CLK. Uočite da namjenski logički blok pokreće ulaz SPI CLK. Kasnije ćemo istražiti ovaj dio jer je to "jezgra" logika odgovorna za pravilan rad. Novi digitalni kôd sprema se u SPI modul samo ako pripada stvarnom maksimalnom ulaznom naponu.

DCMP komponenta koristi se za usporedbu trenutnih ADC podataka s posljednjim pobjednikom (to je posljednji pronađeni maksimum) koji je pohranjen u SPI bloku. On će generirati impuls na OUT+ izlazu kada su novi ADC podaci veći od prethodnih. Koristimo signal OUT+ za ažuriranje SPI bloka s novim pobjednikom.

Globalni signal sata pokreće ADC konverzije i općenito vrijeme. Nakon što se izvrši konverzija, izlazni signal ADC -ovog INT izlaznog impulsa, vremenski usklađen s ADC paralelnim izlazom podataka. INT izlaz koristimo i za povećanje 3-bitnog binarnog brojača, koji implementiraju DFF-ovi u Matrix1, što je korisno iz tri razloga:

1. Izlazni vodovi brojača obraćaju se vanjskom analognom multiplekseru, čime opslužuju sljedeći ulazni napon ADC -a;

2. Brojanje je zamrznuto u 3-bitni registar (implementirano u Matrix1) za pohranu privremenog pobjednika tijekom skeniranja;

3. Brojanje se dekodira za ažuriranje drugog 3-bitnog registra (implementirano u Matrix0) nakon što je skeniranje dovršeno.

Korak 3: Implementacija logike

ADC modul sekvencijalno, neograničeno, pretvara podatke svih ulaznih napona, jedan za drugim. Nakon što se multiplekseru adresira 0b111 (decimal 7), brojač se otkotrlja na 0b000 (decimal 0) čime započinje novo skeniranje ulaznih napona.

Tijekom skeniranja, izlazni signal ADC INT -a generira se kada je paralelni izlaz podataka ispravan. Kad ovaj signal pulsira, analogni multiplekser mora prijeći na sljedeći ulaz, dajući PGA -u odgovarajući napon. Stoga je izlaz ADC INT izravni signal taktiranja 3-bitnog binarnog brojača na slici 2, čija 3-bitna paralelna izlazna riječ izravno obraća vanjski analogni multiplekser ("V select" na slici 1).

Pogledajmo sada primjer gdje bi ulazni naponi trebali imati sljedeće odnose:

a) V0 <V1 <V2

b) V2> V3, V4

c) V5> V2

Slika 3 prikazuje glavne signale uključene u mehanizam maksimalne odluke.

Budući da se podaci na kraju spremaju u registar međuspremnika SPI sinkrono s INT impulsima, postoji prozor za usporedbu gdje se sadržaj međuspremnika SPI uspoređuje sa sljedećim rezultatom konverzije ADC -a. Ovo određeno vrijeme rezultira generiranjem OUT+ impulsa na DCMP izlazu. Ove impulse možemo iskoristiti za učitavanje novih vrijednosti u registar međuspremnika SPI.

Kao što je vidljivo iz podatkovne linije SPI međuspremnika prethodne slike, SPI registar uvijek, s vremena na vrijeme, sadrži najveću vrijednost među 8 ulaza i ažurira se samo kada DCMP modul otkrije veću vrijednost (odnosi se na DCMP OUT+ izlazna linija grafikona, nedostajući impulsi uzrokuju da V2 ostane blokiran u registru sve dok se ne usporedi s V5).

Korak 4: Rješavanje zastoja

Kad bi implementirana logika bila upravo onako kako je gore opisano, jasno je da bismo naišli na zastoj: sustav je sposoban otkriti samo napone veće od onog koji odgovara onome što je pohranjeno u registru međuspremnika SPI.

To vrijedi i u slučaju da bi se ovaj napon smanjio, a zatim bi drugi ulaz, do sada manji od toga, postao najveći: nikada se ne bi otkrio. Ova situacija je bolje objašnjena na slici 4 gdje su prisutna samo 3 ulazna napona jasnoća.

U vrijeme ponavljanja 2, V3 pada, a V1 je stvarni maksimalni napon. No, DCMP modul ne daje impuls jer su podaci pohranjeni u registru međuspremnika SPI (što odgovara 0,6 V) veći od podataka koji odgovaraju V1 (0,4 V).

Sustav se tada ponaša kao "apsolutni" tražilac maksimuma i ne ažurira ispravno izlaz.

Lijep način za prevladavanje ovog problema je prisilno učitavanje podataka u SPI međuspremnik kada sustav završi cijeli ciklus prozivanja svih kanala.

Zapravo, ako je napon na tom ulazu i dalje najveći, ništa se ne mijenja i upravljanje se sigurno nastavlja (pozivajući se na gornju sliku 4, to je slučaj petlji Iteracija 0 i 1). S druge strane, ako se napon na tom ulazu slučajno spusti na vrijednost manju od drugog ulaza, tada ponovno učitavanje vrijednosti daje mogućnost DCMP modulu da proizvede OUT+ impuls kada ga usporedi s novom maksimalnom vrijednošću (to je slučaj petlje Iteracije 2 i 3).

Za prevladavanje problema potreban je dio logičkog kruga. On mora generirati signal sata prema SPI komponenti kada petlja dosegne stvarni maksimalni ulaz, čime se prisiljava ponovno učitavanje ažurirane riječi podataka u registar međuspremnika SPI. O tome će biti riječi u donjim odjeljcima 7.2 i 7.6.

Korak 5: Konfiguracija uređaja - Matrix0 krug

SLG46620G ima dva matrična bloka, kako je prikazano na slici 2. Sljedeće slike prikazuju odgovarajuće konfiguracije uređaja.

Gornji dio kruga je "Loop Register" realiziran s 3 DFF -a (DFF0, DFF1 i DFF2). Osvježava se nakon svake petlje ulaznog multipleksera kako bi 7-segmentnom upravljačkom programu zaslona poslao binarni broj "pobjednika", to jest ulaza s najvećim naponom u zadnjem skeniranju. Takt za DFF -ove i podaci dolaze iz logike implementirane u Matrix1 kroz port P12, P13, P14 i P15.

Donji dio je analogni prednji kraj s ulazom na Pin 8 i PGA s pojačanjem x1. Izlaz ADC INT ide i na logiku taktiranja SPI -a i na Matrix1 preko porta P0, gdje će poslužiti kao signal sata za implementirani brojač.

Paralelni izlazi podataka ADC i SPI označeni su s oznakama NET11 i NET15 za povezivanje s DCMP komponentom u Matrix1.

Korak 6: Konfiguracija uređaja - SPI logika taktiranja

Kao što je ranije istaknuto u odjeljku „Implementacija logike“, SPI međuspremnik se ažurira svaki put kada usporedba između stvarne pohranjene vrijednosti i novih ADC konverzijskih podataka generira impuls na izlazu DCMP OUT+.

Integritet signala je osiguran ako je ovaj signal AND-ed sa izlazom ADC INT. Time se izbjegava bilo kakav skok i lažno aktiviranje.

Također smo podcrtali da se za preskakanje zastoja SPI međuspremnik mora ažurirati kada petlja dođe do stvarnih podataka pobjednika.

U igri su tada tri signala za pravilno SPI taktiranje:

1. ADC INT izlaz (LUT0-IN1)

2. DCMP OUT+ izlaz (LUT0-IN0 preko priključka P10)

3. Brojanje je jednako signalu zasuna (LUT0-IN2 preko priključka P11)

Prva dva su AND-ed i oba OR-ed s posljednjim u LUT0, čija je implementacija konfigurirana kao na slici 6.

Korak 7: Konfiguracija uređaja - Svojstva komponenti Matrix0

Slike 7-10 prikazuju preostale prozore svojstava komponenti koji pripadaju Matrix0.

Korak 8: Konfiguracija uređaja - Matrix1 krug

Korak 9: Konfiguracija uređaja - 3 -bitni binarni brojač

Gornji dio kruga sadrži logičke elemente, uglavnom 3-bitni binarni brojač koji radi na ADC INT izlazu, kako je već rečeno. Ovaj brojač implementiran je sasvim standardnom shemom prikazanom na slici 12.

Ovaj brojač je u našem dizajnu realiziran pomoću japanki DFF9, DFF10, DFF11 i INV1, LUT4, LUT8. Izlaz DFF9 je LSB, dok je DFF11 MSB, kao što je prikazano na slici 13.

LUT4 je konfiguriran kao XOR, dok LUT8 izvodi logiku AND-XOR sa slike 12.

Brojački izlazi idu na tri digitalna izlaza za adresiranje vanjskog analognog multipleksera.

LUT10 dekodira kôd brojača kada je skeniranje dovršeno i šalje impuls u Matrix0 putem DLY8 i porta P12. To se jednostavno postiže AND -ing izlazima brojača, dekodirajući tako broj 7 dec (0b111 binarno, kraj petlje).

Korak 10: Konfiguracija uređaja - 3 -bitna logika usporedbe

Slika 15 prikazuje krug koji se koristi za otkrivanje kada petlja ponavlja na trenutnoj adresi "pobjednika". U ovom slučaju, kao što je već rečeno, digitalni impuls trebao bi prisiliti ponovno učitavanje trenutnog rezultata ADC-a kako bi se riješila moguća situacija zastoja.

Adresa “pobjednika” pohranjena je u privremenom registru Matrix1 (vidi dolje), dok se trenutna adresa šalje binarnim brojačem.

XNOR vrata pružaju pravi (logički 1 ili "visoki") izlaz kada su oba ulaza jednaka. I-ovaj signal za sve bitove (LUT9) daje nam puls kada su oba binarna koda ista. Pojedinosti o vratima XOR kao provjeri pariteta mogu se pronaći u Reference.

Signal 'Counter-equals-Latch' prosljeđuje se Matrix0 preko porta P11.

Korak 11: Konfiguracija uređaja - Logika digitalnog uspoređivanja i privremeni registar

Donji dio slike 11 (istaknut na slici 16) prikazuje DCMP blok, dio odlučivanja u ovom dizajnu.

DFF6, 7 i 8 tvore 3-bitni registar za pohranu privremenog ulaznog broja "pobjednika" dok je petlja u tijeku. Ulazi u japanke su 3-bitni binarni izlazi brojača, što je vidljivo u globalnom krugu Matrix1 na slici 11, ovdje preskočeni radi jasnoće.

Izlazi ovog registra ne mogu izravno pokretati 7-segmentni zaslon jer se ovdje pohranjena vrijednost mijenja tijekom skeniranja i trebala bi se smatrati "valjanom" samo na kraju samog skeniranja.

Iz tog razloga, izlazi privremenog registra povezuju se s Loop registrom Matrix0-a preko među matričnih portova P13, P14 i P15.

Na slici 16 važno je uočiti da privremeni registar ima izlaz DCMP OUT+ kada ADC-SPI registrira rezultate usporedbe u novom nađenom maksimumu.

Isti OUT+ signal se prenosi na Matrix0, SPI CLK Logic, preko porta P10.

Korak 12: Konfiguracija uređaja - Svojstva komponenti Matrix1

Slike 17-19 prikazuju prozore svojstava komponenti koji pripadaju Matrix1.

Korak 13: Rezultati

Za testiranje implementacije konstruiran je prototip ploče za procjenu, gdje se 8 analognih ulaznih napona dobiva nizom otporničkih razdjelnika s TrimPots -om (kao što je prikazano na slici 20).

Korišteni multiplekser je ADG508, dio koji može raditi s jednim napajanjem (12 V).

Upravljački program zaslona sa 7 segmenata je 74LS47. Dekodira paralelnu ulaznu riječ i izravno pokreće 7-segmentni zaslon sa zajedničkom anodom.

Ploča za ocjenjivanje ima pravokutni konektor 2x10 za direktno priključivanje na GreenPAK naprednu razvojnu platformu na svom priključku za proširenje, kao što je prikazano na slici 21.

U kombinaciji s naprednom razvojnom platformom GreenPAK čini vrlo jednostavnim mjerenje signala radi brze provjere. Na primjer, slika 22 prikazuje skup signala (odnosno CLOCK, ADC INT izlaz i DCMP OUT+ izlaz) snimljene pomoću HP 54620A logičkog analizatora. Oblici valova pokreću se rastućim rubom OUT+ signala (u opsegu označenom s 'A> B'), stoga je ovo hvatanje valnog oblika kada se među analognim ulazima detektira novi maksimalni napon. Zapravo, dobiveno je rotiranjem jednog od trimpotova evaluacijske ploče kako bi se povećao odgovarajući napon prikazan na slici 22.

Slika 23 prikazuje shemu Ocjenjivačkog odbora.

Zaključak

U ovom Instructableu implementirali smo osmokanalni maksimalni (ili minimalni) napon koji se koristi kao uobičajeni dodatak višekanalnim upravljačkim sustavima. Predstavljeni pristup koristi napredne značajke GreenPAK komponenti i pokazuje kako je moguće integrirati u jedan analogni i digitalni rad sa jednim čipom. Nekoliko komercijalnih IC -ova može se zamijeniti Dialog GreenPAK -ovima kako bi se smanjila veličina i cijena aplikacije.