Sadržaj:

Dizajn UART -a u VHDL -u: 5 koraka
Dizajn UART -a u VHDL -u: 5 koraka

Video: Dizajn UART -a u VHDL -u: 5 koraka

Video: Dizajn UART -a u VHDL -u: 5 koraka
Video: 79 - UART Construction - Overall Design 2024, Studeni
Anonim
Dizajn UART -a u VHDL -u
Dizajn UART -a u VHDL -u

UART označava univerzalni asinkroni odašiljač -odašiljač. To je najpopularniji i najjednostavniji protokol serijske komunikacije. U ovom ćete uputstvu naučiti kako dizajnirati UART modul u VHDL -u.

Korak 1: Što je UART?

Za komunikaciju s raznim perifernim uređajima, procesori ili kontroleri obično koriste UART komunikaciju. To je jednostavna i brza serijska komunikacija. Budući da je UART minimalni zahtjev u gotovo svim procesorima, obično su dizajnirani kao Soft IP jezgre u VHDL-u ili Verilogu radi ponovne upotrebe i jednostavnosti integracije.

Korak 2: Specifikacije

Specifikacije dizajniranog UART -a date su u nastavku:

* Standardni UART signali.

* Brzina prijenosa koja se može konfigurirati od 600-115200.

* Uzorkovanje = 8x @prijemnik

* FPGA provjereni dizajn - na ploči Xilinx Artix 7.

* Testirano na UART perifernim uređajima, Hyperterminal uspješno - sve brzine prijenosa

Korak 3: Pristup dizajnu

  1. Dizajnirat ćemo 3 modula, koja ćemo kasnije integrirati kako bismo dovršili UART.

    • Modul odašiljača: brine se o serijskom prijenosu podataka
    • Modul prijemnika: Brine se o prijemu serijskih podataka
    • Modul generatora prijenosa podataka: brine se za generiranje takta prijenosa podataka.
  2. Modul generatora prijenosa dinamički se konfigurira. On generira dva takta prijenosa iz glavnog sata, prema željenoj brzini. Jedan za odašiljač, drugi za prijemnik.
  3. Prijemnički modul koristi brzinu uzorkovanja 8x kako bi minimizirao vjerojatnost greške u prijemu, tj. Sat prijenosa prijemnika je 8x odašiljač.
  4. Upravljački signali za upravljanje prijenosom i prijemom, kao i signal prekida.
  5. Standardno UART serijsko sučelje bez bita parnosti, jedan stop i start bit, 8 bitova podataka.
  6. Paralelno sučelje za komunikaciju s hostom, tj. Procesorom ili kontrolerom, koji šalje i prima paralelne podatke na UART i s njega.

Korak 4: Rezultati simulacije

Rezultati simulacije
Rezultati simulacije

Korak 5: Priložene datoteke

* UART odašiljač modul -vhd datoteka

* UART prijemnik modul - vhd datoteka

* Baud generator modul - vhd datoteka

* UART modul - Glavni top modul koji integrira gore navedene module - vhd datoteka

* Potpuna dokumentacija UART IP Core - pdf

Za sve upite, slobodno me kontaktirajte:

Mitu Raj

pratite me:

Za upite kontaktirajte: [email protected]

Preporučeni:

Dizajn jednostavnog četverosmjernog asocijativnog upravljača predmemorije u VHDL-u: 4 koraka

Dizajn jednostavnog četverosmjernog asocijativnog upravljača predmemorije u VHDL-u: 4 koraka

Dizajn jednostavnog četverosmjernog asocijativnog upravljačkog predmemorije u VHDL-u: U mojim prethodnim uputama vidjeli smo kako dizajnirati jednostavan izravno mapirani predmemorski kontroler. Ovaj put idemo korak naprijed. Dizajnirat ćemo jednostavan četverosmjerni set asocijativnih kontrolera predmemorije. Prednost? Manje propuštanja, ali po cijenu performanse

Dizajn programabilnog kontrolera prekida u VHDL -u: 4 koraka

Dizajn programabilnog kontrolera prekida u VHDL -u: 4 koraka

Dizajn programabilnog kontrolera prekida u VHDL -u: Oduševljen sam vrstama odgovora koje dobivam na ovom blogu. Hvala vam momci što ste posjetili moj blog i motivirali me da svoje znanje podijelim s vama. Ovaj put ću predstaviti dizajn još jednog zanimljivog modula koji vidimo u svim SOC -ovima - Interrupt C

Dizajn jednostavnog upravljača predmemorijom u VHDL -u: 4 koraka

Dizajn jednostavnog upravljača predmemorijom u VHDL -u: 4 koraka

Dizajn jednostavnog upravljača predmemorijom u VHDL -u: Pišem ovo uputstvo jer mi je bilo malo teško nabaviti neki referentni VHDL kôd za učenje i započeti projektiranje kontrolera predmemorije. Stoga sam sam dizajnirao predmemorijski kontroler od nule i uspješno ga testirao na FPGA. Imam p

Dizajn I2C Master u VHDL -u: 5 koraka

Dizajn I2C Master u VHDL -u: 5 koraka

Dizajn I2C Master -a u VHDL -u: U ovom uputstvu se raspravlja o dizajniranju jednostavnog I2C majstora u VHDL -u. NAPOMENA: kliknite na svaku sliku da biste vidjeli cijelu sliku

Dizajn jednostavnog VGA kontrolera u VHDL -u i Verilogu: 5 koraka

Dizajn jednostavnog VGA kontrolera u VHDL -u i Verilogu: 5 koraka

Dizajn jednostavnog VGA kontrolera u VHDL -u i Verilogu: U ovom uputstvu ćemo dizajnirati jednostavan VGA kontroler u RTL -u. VGA kontroler je digitalni sklop dizajniran za pogon VGA zaslona. Čita iz Frame Buffer -a (VGA memorija) koji predstavlja okvir za prikaz i generira potrebno