Kordični algoritam pomoću VHDL -a: 4 koraka

2024 Autor: John Day | [email protected]. Zadnja promjena: 2024-01-30 09:33

Autor AmCoderhttps://www.linkedin.com/in/mituFollow Više od autora:

O: Mitu Raj - samo hobist i učenik - dizajner čipova - programer softvera - entuzijast fizike i matematike Više o AmCoderu »

## Ovo je najpopularnija i najpopularnija veza u Googleu za VHDL implementaciju CORDIC ALGORITHM -a za generiranje sinusnog i kosinusnog vala ## Trenutno postoje mnogi hardverski učinkoviti algoritmi, ali oni nisu dobro poznati zbog dominacije softverskih sustava nad mnogo godina. CORDIC je takav algoritam koji nije ništa drugo nego skup logika pomaka i dodavanja koji se koriste za računanje širokog raspona funkcija, uključujući određene trigonometrijske, hiperboličke, linearne i logaritamske funkcije. Ovo je algoritam koji se koristi u kalkulatorima itd. Dakle, samo pomoću jednostavnih mjenjača i zbrojeva možemo dizajnirati hardver manje složenosti, ali snage DSP -a pomoću kordičkog algoritma. Stoga se može dizajnirati kao goli RTL dizajn u VHDL -u ili Verilogu bez upotrebe namjenskih jedinica s pomičnim zarezom ili složenih matematičkih IP adresa.

Korak 1: VHDL i Modelsim

Ovdje je kordični algoritam implementiran pomoću VHDL -a za generiranje sinusnog i kosinskog vala. Može izvesti sinus i kosinus ulaznog kuta s velikom preciznošću. Kod se može sintetizirati na FPGA. Modelsim se koristi za simulaciju dizajna i ispitnog stola.

Korak 2: VHDL kôd za dizajn i ispitnu klupu

Binarna tehnika skaliranja koristi se za predstavljanje brojeva s pomičnim zarezom.

Prije kodiranja proučite priložene dokumente.

Prođite kroz stimulaciju cordic_v4.vhd - Dizajn - Ulaz je kut u 32 bita + predznak; može obraditi bilo koji kut od 0 do +/- 360 stupnjeva s preciznošću unosa 0,000000000233 stupnja. Pri davanju ulaza -> MSB je predznak, a ostalih 32 bita predstavljaju veličinu. -Izlaz dizajna je njegov sinus i cos vrijednost u 16 bita + predznak.ie; s preciznošću 0,00001526. Imajte na umu da je izlaz prikazan u obliku komplimenta 2 ako je odgovarajuća sinusna ili cos vrijednost negativna. Simulacija testb.vhd - Testna ploča za dizajn (1) Ulazni kutovi i povlačenje na povlačenje = '0'. Nakon dva koraka simulacije povucite resetiranje na '1' i "pokreni sve". (2) U prozoru simulacije postavite radiks sin i cos signala kao decimalni i format> Analogni (automatski). (3) Umanjite prikaz da biste vidjeli valni oblik pravilno.

Korak 3: Priložene datoteke

(1) cordic_v4.vhd - Dizajn. (2) testb.vhd - Ispitni sto za projektiranje.

(3) Dokument o tome kako forsirati kutne unose i pretvoriti binarne rezultate.

Ažuriranje: OVI DATOTEKE NISU DOSTAVLJENE I NE DOSTAVLJAJU SE VIŠE. MOLIMO VAS KORISTITE DATOTEKE IZ SLJEDEĆEG KORAKA

Korak 4: Mini -Cordic IP jezgra - 16 bita

Ograničenje gornje implementacije je spora, niža radna frekvencija zbog izračunavanja u jednom ciklusu takta. Mini-Cordic IP Core- 16 Bit

- Kritični putevi raspoređeni u više ciklusa radi poboljšanja performansi.- Brže- FPGA provjereni dizajn sintetiziran do takta od 100 Mhz.- Više područja optimizirano u HDL-u, Manji hardver.- Dodani signali statusa učitavanja i gotovog stanja.- Jedina mana je manja rezolucija u odnosu na prethodni. Testbench:

potpuno automatizirani od 0 do 360 stupnjeva

Priložene datoteke: 1) mini kabelska glavna vhdl datoteka2) mini kabelska ispitna klupa3) Mini Cordic IP Core priručnik4) Doc o tome kako forsirati kutove i pretvoriti rezultate

Za sve upite, slobodno me kontaktirajte:

Mitu Raj

pratite me:

mail: [email protected]

### Ukupno preuzimanja: 325 do 01.05.2021 ###

### Zadnja izmjena koda: srpanj-07-2020 ###